Мицрон и каденца ажурирају ддр5 статус, 36% више перформанси у односу на ддр4

Почетком године Цаденце и Мицрон одржали су прву јавну демонстрацију ДДР5 меморије следеће генерације. На догађају ТСМЦ-а почетком овог месеца, две компаније су изнеле нека ажурирања о развоју нове меморијске технологије.

Мицрон и Цаденце разговарају о свом напретку у ДДР5 меморији

Главна карактеристика ДДР5 СДРАМ-а је капацитет чипова, а не само веће перформансе и мања потрошња енергије. Очекује се да ће ДДР5 повећати стопе И / О-а са 4.266 на 6.400 МТ / с, уз пад напона напона од 1.1 В и дозвољени распон подрхтавања од 3%. Очекује се и коришћење два независна 32/40 битна канала по модулу (без / или са ЕЦЦ-ом). Поред тога, ДДР5 ће имати побољшану ефикасност командне сабирнице, боље шеме надградње и већи број банака за додатне перформансе. Цаденце наставља да ће побољшана функционалност ДДР5 омогућити 36% већу пропусну ширину у стварном свету у поређењу са ДДР4 чак и при 3200 МТ / с, а кад једном буде 4800 МТ / с, стварна ширина опсега биће 87% већа. у поређењу са ДДР4-3200. Још једна од најважнијих карактеристика ДДР5 биће густина монолитних чипова изнад 16 Гб.

Препоручујемо да прочитате наш пост о Интел Цоре 9000 серији подржава до 128 ГБ РАМ-а

Водећи произвођачи ДРАМ-а већ имају монолитне ДДР4 чипове капацитета 16 Гб, али ти уређаји не могу да испоручују екстремне сатове због закона физике. Стога компаније попут Мицрон-а имају много посла у покушају да споје високе густине и перформансе ДРАМ-а у ДДР5 ери. Нарочито, Мицрон је забринут за променљиво време задржавања и друге појаве на атомском нивоу, након што производне технологије које се користе за ДРАМ достигну 10-12 нм. Једноставно речено, док ДДР5 стандард одговара густини и перформансама на венчању, произвођачи ДРАМ-а још увек морају учинити пуно магије.

Мицрон очекује да ће започети производњу 16Гб чипова користећи свој 'суб-18нм' производни процес до краја 2019. године, мада то не значи нужно да ће стварне апликације које имају ову меморију бити доступне до краја следеће године. Каденца је већ имплементирала ДДР5 ИП (Цонтроллер + ПХИ) користећи ТСМЦ-ове Н7 (7нм ДУВ) и Н7 + (7нм ДУВ + ЕУВ) процесне технологије.

Обзиром на кључне предности ДДР5-а, није изненађујуће да Цаденце предвиђа да ће сервери бити прве апликације које ће користити нову врсту ДРАМ-а. Цаденце вјерује да ће је СоЦ-ови купци који користе Н7 + процес подржати, што у суштини значи да би чипови требали стићи на тржиште 2020. године.

Тецхповеруп фонт